В останні роки з бурхливим розвитком комп’ютерів, цифрових мереж і телевізійних технологій попит людей на якісні телевізійні зображення продовжував зростати, а радіо- і телеіндустрія моєї країни зазнала стрімкого розвитку та стрімкого розвитку. Супутникове мовлення цифрового телебачення, розпочате чотири роки тому, зараз набуло значних масштабів. Цифровий відеозапис, цифрові спеціальні ефекти, системи нелінійного редагування, віртуальні студії, засоби цифрового мовлення, мережеві жорсткі диски та роботизовані цифрові системи відтворення послідовно увійшли в систему відеоспостереження та провінційні та муніципальні телеканали. Стандартне цифрове телебачення високої чіткості SDTV/HDTV було внесено до списку основних національних проектів науково-дослідницької галузі, а пілотне мовлення проводилося на Центральній радіотелевізійній вежі. Наразі інтенсивно пропагується виробництво програм цифрового телебачення моєї країни та наземне мовлення цифрового телебачення, а "Одинадцята п’ятирічка" стане періодом підготовки до загальної зміни цифрового телебачення моєї країни та важливим етапом переходу системи мовлення та телебачення від аналогового до цифрового.
Ця конструкція розроблена, щоб впоратися з цією тенденцією та задовольнити величезний ринковий попит на багатоканальне обладнання для оптичної передачі цифрового відеосигналу ASI/SDI. Це оптичне передавальне обладнання, яке використовує технологію мультиплексування з часовим розподілом для одночасної передачі двох цифрових відеосигналів ASI/SDI в оптичному волокні. Ця конструкція може закласти міцну основу для розвитку більш швидкісного обладнання для оптичної передачі цифрового сигналу в майбутньому.
1. План впровадження системи
Послідовний сигнал ASI/SDI змінюється схемою вирівнювання і перетворюється в набір диференціальних сигналів; потім тактовий сигнал у сигналі витягується через схему відновлення тактового сигналу для використання при наступному декодуванні та синхронізації сигналу; після проходження по схемі декодування послідовний високошвидкісний сигнал трансформується в паралельний низькошвидкісний сигнал для підготовки до наступного процесу електричного мультиплексування; нарешті, асинхронний сигнал синхронізується з локальним тактовим електричним мультиплексуванням за допомогою регулювання схеми FIFO, реалізуючи тим самим локальне електричне мультиплексування; Потім він передається на приймаючий кінець за допомогою електричного/оптичного перетворення оптичного модуля. Після отримання сигналу приймаючий кінець проходить через серію зворотних схем перетворення, щоб відновити вихідний послідовний сигнал ASI/SDI, щоб завершити весь процес передачі.
У цій конструкції технологія електричного мультиплексування сигналів ASI/SDI є ключем до всієї технічної ланки. Оскільки швидкість сигналу ASI/SDI, необхідна для мультиплексування потужності в проекті, дуже висока, стандартна швидкість досягає 270 Мбіт/с, і це не є гомологічним мультиплексуванням сигналу, складно і неекономічно безпосередньо мультиплексувати сигнал, і йому потрібно спочатку відновити. Годинник кожного сигналу перетворює високошвидкісний послідовний сигнал у низькошвидкісний паралельний сигнал, а потім регулює тактовий темп кожного сигналу через схему мікросхеми FIFO для досягнення синхронізації з місцевим годинником, а потім мультиплексує два електричні сигнали через програмований чіп, а потім реалізувати мультиплексну передачу з часовим поділом. Лише після цієї серії процедур обробки сигналів можна буде реалізувати плавний процес демультиплексування на приймальному кінці, що також є основним технічним моментом проектування.
Крім того, блокування електричного мультиплексування також є проблемою. Чим більше каналів сигналу, тим вища швидкість, тим складніше її заблокувати, і тим вище технічні вимоги до компонування плати друкованої плати. Цю проблему можна дуже добре вирішити за допомогою різних методів лікування, таких як розумне розміщення різних компонентів та наукове фільтрування безладу.
2. Апаратна схема
У цьому дизайні основне використання - це останній потужний і стабільний чіпсет цифрового відео від National Semiconductor. Мікросхема декодування та послідовного/паралельного перетворення - CLC011; чіп кодування та паралельного/послідовного перетворення - це CLC020; мікросхема відновлення годинника - LMH0046; адаптивна мікросхема вирівнювання кабелів - CLC014; чіп CPLD - LC4256V від LATTICE; чіп FIFO - IDT72V2105 від IDT.
Частина вирівнювання процесу обробки схеми показана на малюнку 2. З рисунка 2 видно, що односторонній вхідний послідовний сигнал ASI/SDI змінюється після проходження через схему вирівнювання і перетворюється в набір диференціальних сигналів, що готовий до подальшого процесу відновлення годинника. Після проходження схеми вирівнювання якість сигналу значно покращується, а сигнали вхідного та вихідного сигналу порівнюються, як показано на малюнку 3.
Малюнок 2 Балансуюча частина процесу обробки схеми
Малюнок 3 Порівняння форми хвилі схеми вирівнювання
Частина відновлення годинника процесу обробки схеми показана на малюнку 4. З рисунка 4 видно, що режим роботи мікросхеми правильно налаштований, локально передбачено 27 М годин для використання мікросхеми відновлення годинника, збалансований високий -диференційний сигнал швидкості надходить на мікросхему, а послідовний сигнал відновлюється після обробки мікросхеми. Тактовий сигнал у ньому використовується наступною частиною декодування схеми. У той же час чіп також може підтримувати відновлення годинника для сигналів високої чіткості.
Малюнок 4 Частина відновлення годинника процесу обробки схеми
Процес декодування частини схеми показаний на малюнку 5. З рисунка 5 видно, що послідовний тактовий сигнал і послідовні дані, відновлені мікросхемою відновлення тактового сигналу, вводяться в чіп декодування, після послідовного/паралельного перетворення, 10-біт Паралельні дані та 27M паралельні годинники виводяться, щоб підготувати годинник до наступної схеми FIFO. Налаштуйте використання. Діаграма синхронізації сигналів у кожному робочому режимі показана на рис. 6.
Малюнок 5 Розшифровка частини процесу обробки схеми
Малюнок 6 Діаграма синхронізації сигналів кожного режиму
Частина процесу FIFO процесу обробки схеми показана на малюнку 7. Серед них, годинник читання використовує 27M паралельний годинник, відновлений схемою кодування, а годинник запису використовує локальний 27M годинник. 10-розрядний паралельний сигнал, що проходить через FIFO, синхронізується з локальним тактовим сигналом шляхом регулювання для підготовки до наступного входу в CPLD для електричного мультиплексування. Процедура електричного мультиплексування CPLD виглядає наступним чином, серед яких 2BP-S-це процедура мультиплексування, а 2BS-P-процедура демультиплексування.
Малюнок 7 FIFO - частина процесу обробки схеми
Архітектура СХЕМАТИЧНА 2BP-S є
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Сигнал N_25: std_logic;
Сигнал N_12: std_logic;
Сигнал N_13: std_logic;
Сигнал N_15: std_logic;
Сигнал N_16: std_logic;
Сигнал N_17: std_logic;
Сигнал N_21: std_logic;
Сигнал N_22: std_logic;
Сигнал N_23: std_logic;
Сигнал N_24: std_logic;
Починати
I30: Карта порту G_D (CLK => N_25, D => N_13, Q => N_22);
I29: Карта порту G_D (CLK => N_25, D => N_16, Q => N_23);
I34: G_OUTPUT Карта порту (I => N_22, O => Q0);
I33: G_OUTPUT Карта порту (I => N_23, O => Q1);
I2: G_INPUT Карта порту (I => CLK, O => N_25);
I7: G_INPUT Карта порту (I => A, O => N_12);
I8: Карта порту G_INPUT (I => LD, O => N_21);
I6: G_INPUT Карта порту (I => B, O => N_15);
I12: G_2OR Карта порту (A => N_17, B => N_24, Y => N_16);
I16: Карта порту G_2AND1 (AN => N_21, B => N_22, Y => N_24);
I21: G_2AND Карта портів (A => N_21, B => N_12, Y => N_13);
I20: G_2AND Карта портів (A => N_21, B => N_15, Y => N_17);
Кінець СХЕМАТИЧНИЙ;
Архітектура СХЕМАТИЧНА 2BS-P є
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Сигнал N_5: std_logic;
Сигнал N_1: std_logic;
Сигнал N_3: std_logic;
Сигнал N_4: std_logic;
Починати
I8: G_OUTPUT Карта порту (I => N_4, O => Q0);
I1: G_OUTPUT Карта порту (I => N_5, O => Q1);
I2: G_INPUT Карта порту (I => CLK, O => N_3);
I3: G_INPUT Карта порту (I => SIN, O => N_1);
I7: Карта порту G_D (CLK => N_3, D => N_4, Q => N_5);
I4: Карта порту G_D (CLK => N_3, D => N_1, Q => N_4);
Кінець СХЕМАТИЧНИЙ;
Частина кодування процесу обробки схеми показана на малюнку 8. Після отримання даних приймальний оптичний модуль відновлює паралельні дані та синхронний годинник за допомогою програми демультиплексування CPLD, а потім відновлює вихідний високошвидкісний послідовний сигнал через кодування мікросхеми, яка, нарешті, виводиться пристроєм передачі після керування мікросхемою кабельного драйвера. Завершіть весь процес передачі. Серед них послідовність сигналів частини схеми кодування показана на малюнку 9.
Малюнок 8 Кодова частина процесу обробки схеми
Малюнок 9 Діаграма синхронізації сигналу схеми кодування
3. заключні зауваження
Конструкція асинхронного обладнання для мультиплексування сигналів ASI/SDI на основі CPLD використовує новітню технологію електричного мультиплексування/демультиплексування сигналу ASI/SDI, яка може реалізувати передачу двох сигналів з часовим поділом, замінивши попереднє мультиплексування з поділом хвиль. -багатоканальний режим передачі асинхронного сигналу значно економить виробничі витрати та додатково покращує ринкову конкурентоспроможність продукції.
Наш інший продукт:
